Coprocesador de multiplicación en Fp2 para la aceleración de emparejamientos bilineales en SoC-FPGA

Resumen

El presente trabajo aborda el desarrollo de un coprocesador hardware para acelerar aquellas operaciones de multiplicación en la extensión de campo Fp2 involucradas en el cálculo de un emparejamiento bilineal. A partir de identificar el alto grado de paralelismo presente en los diferentes niveles de procesamiento aritmético de un emparejamiento, sobre todo para el caso de la multiplicación en Fp2, se propone una arquitectura hardware para el coprocesador basada en estructuras de pipeline tanto internas como externas que permiten acelerar el cálculo de una operación de multiplicación y habilitar, además, la ejecución de varias multiplicaciones de manera solapada. Gracias a esto ha sido posible desarrollar una solución híbrida hardware/software sobre un SoC-FPGA para el cálculo de emparejamientos bilineales que logra mejorar hasta en un 22.5% los resultados de soluciones equivalentes en el estado del arte.