Interfaz programable de comunicación serie asincrónica en FPGA
Abstract
El presente artículo muestra el diseño, implementación y prueba de una interfaz programable de comunicación serie asincrónica en un FPGA. El diseño está orientado a emular de forma parcial el funcionamiento de los dispositivos de recepción transmisión asincrónica universal (UART) comerciales del fabricante Intel®. Se muestra la estructura interna de los bloques funcionales fundamentales y los resultados de la simulación funcional. Finalmente algunas aplicaciones y los principales aspectos distintivos del diseño son discutidos.
Downloads
Issue
Section
Artículos
License
- Los autores que publican en esta revista están de acuerdo con los siguientes términos: Los autores conservan todos los derechos de autor y garantizan a la revista el derecho de ser la primera en publicar el trabajo.
- Los autores pueden establecer por separado acuerdos adicionales para la distribución no exclusiva de la versión de la obra publicada en la revista (por ejemplo, situarlo en un repositorio institucional o publicarlo en un libro), con un reconocimiento de su publicación inicial en esta revista.
- Se permite y se anima a los autores a difundir sus trabajos electrónicamente (por ejemplo, en repositorios institucionales o en su propio sitio web) antes y durante el proceso de envío, ya que puede dar lugar a intercambios productivos, así como a una citación más temprana y mayor de los trabajos publicados (Véase The Effect of Open Access) (en inglés).
- Los contenidos de la revista se distribuyen bajo una licencia Creative Commons Attribution-NonCommercial 4.0. Esto significa que se permite su copia y distribución por cualquier medio, siempre que mantenga el reconocimiento de sus autores y no se haga uso comercial de las obras. La licencia completa puede consultarse en:
https://creativecommons.org/licenses/by/4.0/deed.es_ES
