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Los sistemas digitales son cada día más rápidos y complejos. Por esta razón, desde la concepción de un diseño hasta  la validación de su funcionamiento, es necesario realizar un detallado estudio de la respuesta temporal de los mismos. En ese sentido, este trabajo tiene como objetivo central  analizar  la respuesta temporal de un sistema digital, desde el diseño hasta la verificación. El sistema desarrollado se implementó en un FPGA EP3C25F324C6 de la familia Cyclone III de Altera y consistió en un controlador para la memoria SSRAM IS61LPS25636A, cuya frecuencia de reloj máxima es 200 MHz. Se emplearon el programa Quartus II y su herramienta TimeQuest Timing Analyzer. Con el método de diseño utilizado, corroborado por los análisis y herramientas empleadas, se garantizó un controlador con un margen de seguridad mínimo en el tiempo de setup de 155 ps a una frecuencia de reloj de 190 MHz.